首页 > 下载中心 > 经验分享 > FPGA/CPLD > 数字跑表
| 资料名称 | 数字跑表 |
| 分类 | 经验分享 > FPGA/CPLD |
| 简介 | 在ISE环境下,用Verilog写的一个简易数字跑表,实现0-60分钟计时,精确到毫秒级,有暂停和复位键。 |
| 下载次数 | 0次 |
| 下载所需积分 | 2分 |
| 上传者 | alvin1130 |
| 文件名 | 20110723233204.rar |
| 资料格式 | .rar |
| 资料大小 | 767.3 KB |
| 上传时间 | 2011-07-23 23:32:09 |
下载说明:
(1)本站内所有资料仅限学习、交流,禁止用于任何商业用途!
(2)如果发现该资料不能下载或链接错误,请点击报告错误,谢谢!
(3)站内提供的资料均来自网络以及注册用户自行上传,若侵犯了您的权益,敬请来信通知我们!
(4)若您的资料希望能与大家分享,我们愿意和您一起宣传!投稿请点击这里。
(5)推荐使用网通网络,不要使用校园网络。本站不支持多线程下载。
上一篇:【交通灯的verilog实现】
下一篇:【51单片机并口ISP制作资料】
